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[강해령의 하이엔드 테크] 3D 낸드 특집: 잘 봐, 언니들 '쌓기' 싸움이다! <1>

SK하이닉스 176단 낸드플래시./사진제공=SK하이닉스

세계 낸드플래시 시장 점유율./ 자료=트렌드포스

3D 낸드플래시의 다양한 면을 현미경으로 모습입니다. 3D 낸드는 초고층 빌딩에 일정한 두께로 한번에 얇은 구멍을 뚫는 수준의 초미세 회로 공정이 있어야 합니다. /사진 제공= 삼성전자, 히타치

낸드플래시를 간단히 표현한 그림입니다. 중심에는 수 억개 채널홀이 뚫려있습니다. 가장자리에는 각 층이 다른 회로와 수월하게 전기 신호를 교환할 수 있도록 계단식으로 깎아 배선(컨택)을 연결합니다. 통상 채널홀 영역 폭은 수천 마이크로미터(㎛), 컨택 영역 폭은 수십 마이크로미터 정도입니다. 그림은 전반적인 낸드 구성 요소를 쉽게 표현하기 위해 컨택 영역이 크게 표현돼 있습니다. 데이터를 저장하는 가장 작은 단위가 셀입니다. /사진제공=삼성전자, 램리서치

낸드플래시 개별 셀 동작 원리 입니다. 컨트롤 게이트가 큰 전압을 걸면, 와글와글 모인 전기 알갱이들이 플로팅 게이트로 쏙 들어가면서 정보가 저장됩니다. 오른쪽 그림의 셀 구조 변천사는 기사 아래 내용에서 더 확인하실 수 있습니다. /사진제공=삼성전자

낸드플래시 속 빽빽하게 들어있는 셀. /사진 제공=웨스턴 디지털 홍보영상 갈무리

SLC, MLC, TLC 설명. 오른쪽으로 갈수록 같은 셀 구조에 더 많은 데이터를 저장할 수 있습니다. /사진 제공=삼성전자, 램리서치

3D 낸드플래시 내부를 뜯어보면 이렇습니다. 3D 낸드 칩이 사단, 채널 홀은 대대, 각 셀(붉은색)은 소대로 생각하시면 가장 쉽습니다. /자료 출처= 삼성전자, 어플라이드 머티어리얼즈, 램리서치, IEEE

채널홀과 CTF 셀 설명. /사진제공=삼성전자, 웨스턴디지털

인텔이 지난 2019년 한국에서 연 ‘메모리 데이 행사’에서 공개한 슬라이드입니다. 인텔은 CTF 구조(오른쪽)와 달리 각 정보 저장 공간을 격리시키는 플로팅 게이트(왼쪽) 기반 3D 낸드를 공개했죠. 이러한 무형 설계 자산을 SK하이닉스에 양도합니다. 현재 3D 낸드 기술 로드맵에서는 플로팅 게이트 기술보다는 CTF 기술이 우위에 있다는 게 업계 중론입니다. /자료 출처=인텔

[강해령의 하이엔드 테크] 3D 낸드 특집: 잘 봐, 언니들 '쌓기' 싸움이다! <1>

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