![[강해령의 하이엔드 테크]](https://newsimg.sedaily.com/2022/01/24/260ZLT02IO_21.png)
D램 특집 1탄(클릭)에서는 기본적인 D램 동작 원리를 함께 살펴봤습니다. 2탄에서는 반도체 엔지니어들의 D램 집적도를 올리기 위한 노력, 차세대 D램 구조 등을 분석해봤습니다. 1탄을 먼저 보고 오시면 2탄 이해에 큰 도움이 되실 것 같습니다. 클릭으로 링크 이동이 안되신다면, 아래 댓글 링크를 참고해주시면 감사하겠습니다.
◇특명: 셀 크기를 줄여라
D램 셀의 크기는 점점 줄어들고 있습니다. 이미 D램 속에는 수백억개 셀이 있습니다. 하지만 우리는 제한된 공간에 더 많은 셀을 욱여 넣어서 '집적도'를 높여야 하는 영원한 난제를 해결해야 합니다.
삼성전자는 작년부터 양산하기 시작한 최첨단 D램을 '14나노(㎚10억분의 1m)' D램이라고 명명했죠.
여기서 14나노는 트랜지스터 게이트의 폭을 나타내는 말인데요. 20나노대에서 10나노로, 10나노에서 한 자리대로. 앞으로 이 폭이 어디까지 줄어들 지가 관전 포인트입니다.
트랜지스터 게이트 길이를 줄이기 위한 노력 가운데 가장 눈에 띄는 것이 셀 구조 변형입니다. 성능을 업그레이드하면서 셀 크기는 줄이기 위해 엔지니어들이 흘린 '피·땀·눈물'을 살펴보겠습니다. 특히 트랜지스터 영역이 어떻게 바뀌었는지 집중적으로 보면 좋을 것 같습니다. 그림과 함께 살펴보시죠.
△플래너(Planar) 구조
가장 기본적인 형태의 트랜지스터입니다. 키워드는 '평면'입니다. 게이트가 소스와 채널, 드레인이 한 개 평면에, 게이트가 채널 위에 평면 형태로 얹힌 구조입니다. 게이트 위의 워드라인을 통해 양의 전압이 걸리면 (-) 전하인 전자들이 와글와글 모이면서 채널을 형성합니다.
△RCAT(Recessed Channel Array Transistor)
그런데 플래너 구조에서는 게이트 길이를 줄이면서 문제가 발생합니다. 게이트 길이를 줄일수록 ,채널 길이도 동일하게 짧아질 수밖에 없어서입니다.
채널 길이 축소는 캐패시터에 저장돼 있던 전하가 도망나가는 길이 훨씬 짧아진다는 이야기이기도 합니다. 게이트가 닫혀도 전기 알갱이들이 담장을 쉽게 넘을 수 있게 돼 누설 전류가 많아진다는 뜻이죠. 그래서 오류가 일어날 가능성이 큽니다. 채널 길이가 짧아지면서 발생하는 여러 문제를 소위 '숏 채널 이펙트(short channel effect·짧은 채널 효과)'라고 합니다. 이 문제는 D램의 신뢰성에도 큰 영향을 줍니다.
엔지니어들은 채널 길이를 늘리기 위한 묘수를 생각해냅니다. 게이트 밑 부분을 '오목(Recessed)'하게 만들어보자는 거죠. 기존에는 채널 모양이 'ㅡ' 모양이었다면, RCAT 구조는 게이트 아랫쪽을 파서 채널이 'U' 모양으로 변형한 것이 특징입니다.
게이트 길이를 줄여 집적도는 늘리면서, 채널 길이까지 늘려 짧은 채널 효과를 최소화하게 된 혜안인 셈이죠. 여러 응용 형태도 나옵니다. 위 그림을 참고해주세요.
△B(Buried)CAT
채널 길이 축소로 발생하는 문제를 잡았더니, 또다른 문제가 엔지니어들의 눈에 들어오기 시작합니다. 질풍노도의 전기 알갱이들이 게이트를 통과해서 셀 밖으로 도망을 나간다는 것이죠.
이에 엔지니어들은 게이트를 아예 묻어버리는(Buried) 방법을 고안합니다. RCAT과 달리 게이트를 'U' 자의 가장 아랫쪽에만 위치시키고, 상부에는 전기가 통하지 않는 산화막(부도체)을 형성해 게이트를 묻어버리는 거죠.
이렇게 하면 캐패시터-게이트(워드라인) 간 거리가 더 멀어집니다. 캐패시터에 저장된 전기 알갱이들이 게이트로 탈출하는 길을 원천차단한다는 이야기입니다. 또 기존보다 비트라인과 워드라인 간 거리도 멀어져 배선 간 전기적 충돌을 피할 수 있습니다. D램 동작 속도가 빨라지죠. 최근 D램 셀 영역에서 사용하는 구조로 알려져 있습니다.
트랜지스터 혁신과 함께 캐패시터 구조의 개선도 이어졌습니다.
빗살무늬토기 모양의 실린더형 캐패시터에서, 공정이 훨씬 용이한 기둥형(pillar) 캐패시터로 변형된 것이 대표적입니다.
하지만 셀 면적이 줄어들수록 기둥 모양의 캐패시터도 지름이 가늘면서 키가 커지는 건 숙명입니다. 체력이 유약해져 금방이라도 무너질 수 있다는 이야기입니다. 또 부피가 줄어드는 만큼 정전 용량이 줄어드는 문제, 캐패시터 간 거리가 좁혀져 각종 예측하기 어려운 문제가 발생할 가능성도 높습니다.
캐패시터 중간마다 지지대를 만들어 세우고는 있지만, 여전히 위태롭기만 합니다. 갈수록 좁아지는 셀 내에서 어떤 캐패시터 혁신이 있을지 지켜봐야 합니다.
◇D램의 '넥스트 레벨'
그렇다면 D램의 '넥스트 레벨'은 무엇일까. 지난해 새롭게 제정된 D램 제조 규격 DDR5는 앞으로 640억개 셀을 칩 속에 넣을 수 있도록 정해졌습니다. 현존하는 최첨단 D램(240억개)의 3배 가까운 용량이죠.
D램 셀은 지금보다 훨씬 미세해져야 합니다. 셀 영역 외에도 주변회로, 배선 영역에서의 변화는 물론이고요. 따라서 업계에서는 정말 다양한 소재와 구조로 혁신을 노리고 있습니다. 전반적으로 한번 살펴볼까요.
△셀 영역: VCAT·더블 필러 캐패시터
트랜지스터는 RCAT과 BCAT을 넘어 이제 아예 게이트를 기둥으로 세우는 VCAT(Vertical Channel Array Transistor)가 로드맵으로 제시돼 있습니다.
요즘 파운드리 업계에서 자주 나오는 단어인 게이트-올-어라운드(GAA) 구조를 수직으로 만드는 구조가 되겠네요. 게이트가 채널을 감싸서, 마치 빌딩처럼 올라가는 형태죠? 채널 길이는 유지하면서 정전용량은 극대화할 수 있는 방법이 될 것으로 보입니다. 트랜지스터를 보다 조밀하게 욱여넣을 수 있는 방법이기도 합니다.
다음은 캐패시터입니다. 점차 가늘어지는 캐패시터를 튼튼하고 정확한 모양으로 만들기 위해 '더블 필러(pillar)' 구조가 적용될 것으로 보입니다. 기둥을 한번에 만드는 것이 아닌, 두번에 나눠 '쌓는' 공정으로 캐패시터를 더욱 견고하게 만들겠다는 아이디어인데요.
김기남 삼성전자 종합기술원 회장이 최근에 발표한 'IEDM 2021' 논문에도 더블 필러 구조가 언급돼 있습니다.
또 용량이 줄어드는 문제를 극복하기 위해 하나의 전기 알갱이라도 더 붙잡아둘 수 있는 강력한 캐패시터 소재가 필요합니다. 고유전율, 즉 전기알갱이를 꽉 붙잡고 놓치지 않는 새로운 'High-K' 물질이 필요하죠.
지금 캐패시터 제조에 주로 쓰이는 High-K 물질은 '지르코늄 옥사이드'인데요. 이것을 대체할 물질이 조만간 등장할 수 있을지 지켜봐야겠습니다.
△주변회로부와 배선 영역, EUV
이밖에도 새로운 공정과 구조가 D램 제조에 활용될 것으로 보입니다. 이미 지난해부터 삼성전자, SK하이닉스는 극자외선(EUV)공정을 활용해 D램을 만들기 시작했는데요. 시장에서 알려진 비트라인 영역(패드) 적용 외에도, 점차 까다로운 공정에 EUV 공정 적용을 늘려나갈 것으로 보입니다.
주변회로부에서는 전기 알갱이의 누설을 최소화하는 'High-K 메탈게이트(HKMG)' 공정 활용이 점차 늘어날 것으로 보입니다.
HKMG는 삼성전자가 지난해 D램에 처음으로 적용했죠. 트랜지스터의 저전력 동작, 누설전류 최소화로 성능과 신뢰성 면에서 상당히 도움이 됩니다.
D램 배선 영역도 점점 까다로워집니다. 집적도 개선을 위해 배선 폭이 얇아지고 배선 간에도 간섭이 심해지면서 신호 전달도 지연되는데요. 저유전율(Low-K) 물질로 배선 간 간섭을 최소화하려는 노력이 이뤄지고 있습니다.
다른 반도체와 마찬가지로 이런 복잡한 기술을 구현하는 주체는 '사람'입니다. 우리나라가 자타공인 최강의 D램 국가인만큼, 산·학·연 간 유기적인 협력으로 인재를 키워나가야 한다는 목소리가 업계 곳곳에서 강조되고 있습니다.
조성재 가천대 전자공학과 교수는 "D램은 소재와 구조 측면에서 혁신이 지속적으로 이뤄질 차세대 반도체"라며 "변화가 빠르고 업체 간 경쟁이 치열한 메모리 시장에서 우리나라가 경쟁력을 유지하려면, 산학 협력 확대·대학에서의 메모리 기술 교과목 편성 등으로 우수한 인력 양성을 위해 노력해야 한다"고 강조했습니다.
수십년 뒤에도 D램 왕좌를 지키고 있을 우리나라의 모습을 상상하며 이번 특집을 마무리하겠습니다.
즐거운 설 명절 보내시고 언제나 건강하세요.
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